Transceivers Wizard IP核
1. 基础配置（Basic Configuration）
1.1 收发器类型（Transceiver Type）
- 选项：GTP、GTX、GTH、GTZ（根据具体FPGA型号选择）。
- GTP：低功耗，适用于中等速率（如Kintex-7）。
- GTX：通用型，支持6.6 Gbps（如Virtex-7）。
- GTH：高性能，支持12.5 Gbps及以上（如UltraScale）。
- GTZ：超高速，用于特定高端型号。
- 含义：不同收发器类型的物理层（PHY）特性不同，需根据FPGA型号和速率需求选择。
1.2 线速率（Line Rate）
- 输入值：例如1.25 Gbps、3.125 Gbps、10.3125 Gbps等。
- 含义：收发器的实际串行数据传输速率。需确保所选速率在收发器类型的支持范围内。
1.3 参考时钟（Reference Clock）
- 参考时钟频率：如100 MHz、125 MHz、156.25 MHz等。
- 参考时钟来源：
- 外部差分时钟（通过专用时钟引脚输入）。
- 内部时钟（通过FPGA内部PLL生成）。
- 含义：收发器需要稳定的参考时钟来生成高速串行数据时钟。
后面的CPLL或者QPLL选择，可以直接在代码中进行修正，包括GT收发器的位置也可以在XDC中进行覆盖。
2. 数据路径配置（Data Path Settings）
2.1 数据宽度（Data Width）
- 选项：16-bit、20-bit、32-bit、40-bit、64-bit等。
- 含义：并行数据接口的位宽，需与FPGA逻辑侧的数据处理位宽匹配。例如，8B/10B编码时常用20-bit（对应2字节）。
2.2 编码方式（Encoding）
- 选项：
- None：无编码（直接传输原始数据）。
- 8B/10B：常用协议（如PCIe、SATA）。
- 64B/66B：高效编码（如10G以太网）。
- 自定义（如PRBS测试模式）。
- 含义：编码用于保证直流平衡和时钟恢复，同时影响有效数据带宽（如8B/10B有20%开销）。
接收通道的解码方式和数据位宽设置，与发送端保持一致即可，当然接收端和发送端的(Internal Data Width)不一致也不会影响数据传输，这个位宽是通道内部的一个位宽
2.3 内部数据接口（Internal Data Interface）
- TX/RX缓冲器（Buffer）：
- Bypass：旁路缓冲，减少延迟，但需外部逻辑处理时钟补偿。
- Auto：自动插入弹性缓冲，用于时钟域转换（）。
- 含义：缓冲器用于处理收发器时钟（高速串行时钟）与FPGA逻辑时钟之间的相位差异。
buffer延迟大概100个时钟周期
3. 收发器通道配置（Channel Settings）
3.1 TX配置（Transmitter Settings）
- TX极性反转（Polarity Inversion）：翻转TX差分信号极性，用于纠正PCB布线反接。
- TX预加重（Pre-emphasis）：增强高频分量，补偿信道损耗（一般调节前加重）。
- TX差分电压（Swing）：调节输出信号的电压幅度，适应不同传输距离。
3.2 RX配置（Receiver Settings）
- RX极性反转：同TX,可以控制极性。
- RX均衡（Equalization）：
- 自适应均衡（Adaptive EQ）：自动优化信噪比。
- 固定均衡：手动设置均衡参数（如CTLE、DFE）。
- CDR（Clock Data Recovery）模式：选择锁相环类型（如PLL或CDR模块）。
- RX终端电阻，一般选择赋值为500mv(如果发送端的信道衰减比较大，那么可以设置为100mv)，如果接收的误码率比较高，那么就把终端电阻幅值调大一些。也可以将TX的发送的赋值调大一些（通过TXDIFFCTRL控制）
几十公里的就选择DFE均衡器
选择RXBYTEISALING,作为指示信号，表示数据已经逗号对其，数据可以正常被接受使用
4. 时钟与复位（Clock & Reset）
4.1 时钟校正（Clock Correction）
- 时钟校正模式（这个比较常用）：
- PPM：基于弹性缓冲的时钟补偿。
- Manual：手动插入/删除校正字符。
- 含义：解决收发器与FPGA逻辑时钟的频率偏差。
使用两个K28.5进行时钟纠正，类似同步码。这样通信效果会更好
4.2 复位控制（Reset Sequences）
- 初始复位时间：收发器上电后的复位延迟。
- 通道复位（Channel Reset）：是否允许单独复位某个通道。
5. 高级功能（Advanced Features）
5.1 通道绑定（Channel Bonding）
- 启用通道绑定：用于多通道协同工作（如PCIe x4/x8）。
- 主从通道设置：指定主通道，其他通道与之同步。
5.2 PRBS测试模式
- PRBS类型：如PRBS-7、PRBS-31，用于链路误码率测试（BER）。
5.3 DRP接口（Dynamic Reconfiguration Port）
- 启用DRP：允许动态修改收发器参数（如速率、均衡）。
6. 示例设计（Example Design）
- 生成示例工程：自动生成测试逻辑，包含环回（Loopback）测试、时钟连接参考。
- 关键信号：
txdata/rxdata：并行数据接口。txusrclk/rxusrclk：用户侧时钟。gtrefclk：参考时钟输入。
常见问题
- 参考时钟不匹配：线速率必须为参考时钟的整数倍。
- 通道绑定失败：检查主从通道的时钟相位对齐。
- 高误码率：调整预加重、均衡或检查PCB阻抗匹配。
通过以上配置，可高效利用7系列FPGA的GT收发器实现高速串行通信。
参考链接：
高速接口自用笔记：GT基础（三）：IP配置
